行業(yè)動(dòng)態(tài)
常見(jiàn)的PCB設(shè)計(jì)的問(wèn)題解答
pcb規(guī)劃問(wèn)題集第一部分從pcb線路板怎么選材到運(yùn)用等一系列問(wèn)題進(jìn)行總結(jié)。
1、怎么挑選PCB板材?
挑選PCB板材必須在滿意規(guī)劃需求和可量產(chǎn)性及成本中心取得平衡點(diǎn)。規(guī)劃需求包含電氣和組織這兩部分。通常在規(guī)劃非常高速的PCB板子(大于GHz的頻率)時(shí)這原料問(wèn)題會(huì)比較重要。例如，現(xiàn)在常用的FR-4原料，在幾個(gè)GHz的頻率時(shí)的介質(zhì)損耗(dielectric loss)會(huì)對(duì)信號(hào)衰減有很大的影響，或許就不合用。就電氣而言，要注意介電常數(shù)(dielectric constant)和介質(zhì)損在所規(guī)劃的頻率是否合用。
2、怎么防止高頻攪擾?
防止高頻攪擾的基本思路是盡量下降高頻信號(hào)電磁場(chǎng)的攪擾，也便是所謂的串?dāng)_(Crosstalk)。可用拉大高速信號(hào)和模仿信號(hào)之間的間隔，或加ground guard/shunt traces在模仿信號(hào)周?chē)＿€要注意數(shù)字地對(duì)模仿地的噪聲攪擾。
3、在高速規(guī)劃中，怎么處理信號(hào)的完整性問(wèn)題?
信號(hào)完整性基本上是阻抗匹配的問(wèn)題。而影響阻抗匹配的要素有信號(hào)源的架構(gòu)和輸出阻抗(output impedance)，走線的特性阻抗，負(fù)載端的特性，走線的拓樸(topology)架構(gòu)等。處理的方法是靠端接(termination)與調(diào)整走線的拓樸。
4、差分布線方法是怎么完成的?
差分對(duì)的布線有兩點(diǎn)要注意，一是兩條線的長(zhǎng)度要盡量相同長(zhǎng)，另一是兩線的間隔(此間隔由差分阻抗決議)要一直堅(jiān)持不變，也便是要堅(jiān)持平行。平行的方法有兩種，一為兩條線走在同一走線層(side-by-side)，一為兩條線走在上下相鄰兩層(over-under)。一般以前者side-by-side(并排, 并肩) 完成的方法較多。
5、對(duì)于只要一個(gè)輸出端的時(shí)鐘信號(hào)線，怎么完成差分布線?
要用差分布線一定是信號(hào)源和接納端也都是差分信號(hào)才有含義。所以對(duì)只要一個(gè)輸出端的時(shí)鐘信號(hào)是無(wú)法運(yùn)用差分布線的。
6、接納端差分線對(duì)之間可否加一匹配電阻?
接納端差分線對(duì)間的匹配電阻通常會(huì)加, 其值應(yīng)等于差分阻抗的值。這樣信號(hào)質(zhì)量會(huì)好些。
7、為何差分對(duì)的布線要接近且平行?
對(duì)差分對(duì)的布線方法應(yīng)該要適當(dāng)?shù)慕咏移叫小Ｋ^適當(dāng)?shù)慕咏怯捎谶@間隔會(huì)影響到差分阻抗(differential impedance)的值, 此值是規(guī)劃差分對(duì)的重要參數(shù)。需求平行也是由于要堅(jiān)持差分阻抗的一致性。若兩線忽遠(yuǎn)忽近, 差分阻抗就會(huì)不一致, 就會(huì)影響信號(hào)完整性(signal integrity)及時(shí)間延遲(timing delay)。
8、怎么處理實(shí)際布線中的一些理論沖突的問(wèn)題
基本上, 將模/數(shù)地切割阻隔是對(duì)的。 要注意的是信號(hào)走線盡量不要跨過(guò)有切割的當(dāng)?shù)?moat), 還有不要讓電源和信號(hào)的回流電流途徑(returning current path)變太大。
晶振是模仿的正反饋振動(dòng)電路,要有穩(wěn)定的振動(dòng)信號(hào), 必須滿意loop gain與phase的標(biāo)準(zhǔn), 而這模仿信號(hào)的振動(dòng)標(biāo)準(zhǔn)很容易遭到攪擾,即便加ground guard traces或許也無(wú)法完全阻隔攪擾。而且離的太遠(yuǎn),地平面上的噪聲也會(huì)影響正反饋振動(dòng)電路。所以,一定要將晶振和芯片的間隔進(jìn)或許接近。
的確高速布線 EMI的要求有許多沖突。但基本原則是因EMI所加的電阻電容或ferrite bead,不能造成信號(hào)的一些電氣特性不符合標(biāo)準(zhǔn)。所以,最好先用安排走線和PCB迭層的技巧來(lái)處理或削減EMI的問(wèn)題,如高速信號(hào)走內(nèi)層。最終才用電阻電容或ferrite bead的方法, 以下降對(duì)信號(hào)的損傷。
9、怎么處理高速信號(hào)的手藝布線和主動(dòng)布線之間的對(duì)立?
現(xiàn)在較強(qiáng)的布線軟件的主動(dòng)布線器大部分都有設(shè)定約束條件來(lái)操控繞線方法及過(guò)孔數(shù)目。各家EDA公司的繞線引擎才能和約束條件的設(shè)定項(xiàng)目有時(shí)相差甚遠(yuǎn)。例如, 是否有滿意的約束條件操控蛇行線(serpentine)彎曲的方法,能否操控差分對(duì)的走線間隔等。這會(huì)影響到主動(dòng)布線出來(lái)的走線方法是否能符合規(guī)劃者的想法。別的,手動(dòng)調(diào)整布線的難易也與繞線引擎的才能有肯定的聯(lián)系。例如, 走線的推擠才能,過(guò)孔的推擠才能, 甚至走線對(duì)敷銅的推擠才能等等。所以, 挑選一個(gè)繞線引擎才能強(qiáng)的布線器, 才是處理之道。
11、在高速PCB規(guī)劃中，信號(hào)層的空白區(qū)域能夠敷銅，而多個(gè)信號(hào)層的敷銅在接地和接電源上應(yīng)怎么分配?
一般在空白區(qū)域的敷銅絕大部分狀況是接地。只是在高速信號(hào)線旁敷銅時(shí)要注意敷銅與信號(hào)線的間隔，由于所敷的銅會(huì)下降一點(diǎn)走線的特性阻抗。也要注意不要影響到它層的特性阻抗，例如在dual strip line的結(jié)構(gòu)時(shí)。
12、是否能夠把電源平面上面的信號(hào)線運(yùn)用微帶線模型核算特性阻抗?電源和地平面之間的信號(hào)是否能夠運(yùn)用帶狀線模型核算?
是的，在核算特性阻抗時(shí)電源平面跟地平面都必須視為參考平面。例如四層板: 頂層-電源層-地層-底層，這時(shí)頂層走線特性阻抗的模型是以電源平面為參考平面的微帶線模型。
13、在高密度印制板上通過(guò)軟件主動(dòng)產(chǎn)生測(cè)驗(yàn)點(diǎn)一般狀況下能滿意大批量生產(chǎn)的測(cè)驗(yàn)要求嗎?
一般軟件主動(dòng)產(chǎn)生測(cè)驗(yàn)點(diǎn)是否滿意測(cè)驗(yàn)需求必須看對(duì)加測(cè)驗(yàn)點(diǎn)的標(biāo)準(zhǔn)是否符合測(cè)驗(yàn)機(jī)具的要求。別的，如果走線太密且加測(cè)驗(yàn)點(diǎn)的標(biāo)準(zhǔn)比較嚴(yán)，則有或許沒(méi)辦法主動(dòng)對(duì)每段線都加上測(cè)驗(yàn)點(diǎn)，當(dāng)然，需求手動(dòng)補(bǔ)齊所要測(cè)驗(yàn)的當(dāng)?shù)亍?nbsp;
14、增加測(cè)驗(yàn)點(diǎn)會(huì)不會(huì)影響高速信號(hào)的質(zhì)量?
至于會(huì)不會(huì)影響信號(hào)質(zhì)量就要看加測(cè)驗(yàn)點(diǎn)的方法和信號(hào)到底多快而定。基本上外加的測(cè)驗(yàn)點(diǎn)(不用在線既有的穿孔(via or DIP pin)當(dāng)測(cè)驗(yàn)點(diǎn))或許加在在線或是從在線拉一小段線出來(lái)。前者相當(dāng)于是加上一個(gè)很小的電容在在線，后者則是多了一段分支。這兩個(gè)狀況都會(huì)對(duì)高速信號(hào)多多少少會(huì)有點(diǎn)影響，影響的程度就跟信號(hào)的頻率速度和信號(hào)緣改變率(edge rate)有關(guān)。影響大小可透過(guò)仿真得知。原則上測(cè)驗(yàn)點(diǎn)越小越好(當(dāng)然還要滿意測(cè)驗(yàn)機(jī)具的要求)分支越短越好。
