1.規(guī)劃前的準備作業(yè)

 

    信號完好性（Signal Integrity,SI)是指在信號線上的信號質(zhì)量。在開端規(guī)劃之前，有必要先確認規(guī)劃策略，這樣才能輔導比如挑選元器材、確認工藝和操控PCB生產(chǎn)等作業(yè)。就信號完好性而言，應預先進行調(diào)研，以形成規(guī)則或規(guī)劃原則，然后確保規(guī)劃成果不出現(xiàn)明顯的信號完好性問題、串擾問題或時序問題。有些IC制作商供給規(guī)劃原則，然而這樣的原則或許存在一定的局限性，依照這樣的原則或許根本規(guī)劃不了滿意信號完好性要求的PCB。


    2.PCB的疊層

    與制作和成本剖析人員溝通，能夠確認PCB的疊層差錯，還能夠發(fā)現(xiàn)PCB的制作公役。例如，假如指定某層是50Ω阻抗操控，制作商是怎樣丈量并確保這個數(shù)值的？希望的制作公役及在PCB上希望的絕緣常數(shù)是多少？線寬和距離的答應差錯、接地層和信號層的厚度及距離的答應差錯是多少？根據(jù)上述數(shù)據(jù)，就能夠挑選疊層了。注意幾乎對每個插入其他PCB或許背板的PCB都有厚度要求，而且大都PCB制作商對其可制作的不同類型的層有固定的厚度要求，這將約束最終疊層的數(shù)目。應選用阻抗操控東西為不同層生成方針阻抗規(guī)模，且要考慮制作商供給的制作答應差錯及附近布線的影響。

    在理想的信號完好性狀況下，一切高速節(jié)點應該在阻抗操控內(nèi)層布線（如帶狀線）。但實踐狀況是，規(guī)劃者有必要常常運用外層進行一切或部分高速節(jié)點的布線。要使信號完好性最佳并保持PCB去耦，就應該盡或許將接地層/電源層成對布放。假如根本就沒有電源層，很或許會遇到信號芫整性問題。還或許遇到這樣的狀況，即在未定義信號的回來通路之前，很難仿真模擬PCB的功能。

    3.串擾阻抗操控

    來自附近信號線的耦合將導致串擾的發(fā)作，并改變信號線的阻抗。對相鄰的平行信號線進行耦合剖析，能夠確認信號線之間或各類信號線之間的安全或預期距離（艇平行布線長度）。比如，欲將時鐘到數(shù)據(jù)信號節(jié)點的串擾約束在100mV以內(nèi)，使信號布線保持平行，能夠經(jīng)過核算或仿真，找到在任何給定布線層上信號之間的最小答應距離。相同，假如規(guī)劃中包含重要的阻抗節(jié)點（或許是時鐘，或許是專用高速內(nèi)存架構(gòu)），就有必要將布線放置在一層（或若干層）上以得到希望的阻抗。

    4.重要的高速節(jié)點

    推遲和時滯是進行時鐘布線時有必要考慮的要害要素。因為時序要求嚴厲，這種節(jié)點一般有必要選用端接器材才能達到最佳的信號完好性質(zhì)量。要預先確認這些節(jié)點，一起將調(diào)節(jié)元器材放置和布線所需求的時間加以方案，以便調(diào)整信號完好性的規(guī)劃方針。

    5.技能挑選

    不同的驅(qū)動技能適用于不同的使命。信號是點對點的，仍是一點對多抽頭的？是從電路輸出，仍是留在相同的PCB上？答應的時滯和噪聲裕量是多少？作為信號完好性規(guī)劃的通用原則，轉(zhuǎn)化速度越慢，信號完好性就越好。50MHz時鐘選用500ps上升時間是沒有理由的。一個2~3ns的擺率操控器材速度要滿足快，才能確保信號完好性的品質(zhì)，并且有助于處理比如輸出同步交換（SSO)和電磁兼容(EMC)等問題。在新型FPGA可編程技能或用戶定義的ASIC中，能夠發(fā)現(xiàn)驅(qū)動技能的優(yōu)越性。在規(guī)劃階段，要從IC供應商那里取得合適的仿真模型。為了有用地覆蓋信號完好性仿真，需求一個信號完好性仿真程序和相應的仿真模型，如舊IS(Input/Output Buffer Information Specification)模型。最終在預布線和布線階段，應該建立一系列的規(guī)劃攻略，包括方針層阻抗'布線距離、傾向選用的元器材工藝、重要節(jié)點拓撲和端接規(guī)劃。

    6.預布線階段

    預布線信號完好性規(guī)劃的基本過程是，首先定義輸入?yún)?shù)規(guī)模(驅(qū)動起伏、阻抗、跟蹤速度等）和或許的拓撲規(guī)模（最小/最大長度、短線長度等），然后運行每個或許的仿真組合，剖析時序和信號完好性仿真成果，最終找到能夠承受的數(shù)值規(guī)模。將作業(yè)規(guī)模解釋為pcb布線的約束條件。能夠選用不同軟件東西來履行此類"打掃"準備作業(yè),布線程序能夠自動處理此類布線約束條件。對大都用戶而言，時序信息實踐上比信號完好性成果更為重要，互連仿真的成果能夠改變布線，然后調(diào)整信號通路的時序。在其他運用中，這個過程還能夠用確認與體系時序方針不兼容的引腳或元器材的布局。有或許徹底確認需求手藝布線的節(jié)點跡需求端接的節(jié)點。關(guān)于可編程器材和ASIC來說，為了改進信號完好性規(guī)劃或防止選用分立端接器材，還能夠調(diào)整輸出驅(qū)動的挑選。

    7.防止傳輸線效應的辦法

    針對傳輸先問題引進的影響，能夠從以下5個方面進行操控。

    1)嚴厲操控要害網(wǎng)線的布線長度假如規(guī)劃中有高速跳變沿存在，就有必要考慮到在PCB上存在傳輸線效應的問題。特別是現(xiàn)在昔遍運用的很高時鐘頻率的快速集成電路芯片更是存在這樣的問題。處理這個問題有一些基本原則，即假如選用CMOS或TTLL電路進行規(guī)劃,作業(yè)頻率小于10MHz時，布線長度應不大于7in;作業(yè)頻率在50MHz時，布線長度應不大于1.5in;假如作業(yè)頻率達到或超越75MHz,布線長度應在1in以內(nèi)。假如超越上述標準，就存在傳輸線效應的問題。

    2)合理規(guī)劃布線的拓撲結(jié)構(gòu)挑選正確的布線路徑和終端拓撲結(jié)構(gòu)是處理傳輸線效應問題的辦法。布線的拓撲結(jié)構(gòu)是指一根網(wǎng)線的布線次序及布線結(jié)構(gòu)。當運用高速邏輯器材時，除非布線分支長度很短，否則快速邊緣變化的信號將被信號骨干布線上的分支布線所歪曲。一般，PCB布線選用兩種基本拓撲結(jié)構(gòu)，即菊花鏈（DaisyChain)布線和星形（Star)布線。菊花鏈布線，即布線從驅(qū)動端開端，順次到達各接納端。假如運用串聯(lián)電阻來改變信號特性，串聯(lián)電阻應該緊靠驅(qū)動端。菊花鏈布線在操控布線的高次諧波攪擾方面作用最好。但這種布線辦法布通率最低，不簡單完成100%布通。在實踐規(guī)劃中，能夠使菊花鏈布線中的分支長度盡或許短。星形線能夠有用地防止時鐘信號的不同步問題，但在密度很高的PCB上手藝完成布線將變得十分困難。運用自動布線器是完成星形布線的最好辦法。在星形拓撲結(jié)構(gòu)中，每條分支上都需求終端電阻，其電阻值應和連線的特征阻抗相匹配。特征阻抗值和終端匹配電阻值能夠經(jīng)過手藝核算得出，也能夠經(jīng)過CAD東西核算得到。在實踐規(guī)劃中，可運用如下辦法挑選終端匹配。

    【RC匹配終端】這種辦法能夠削減功率耗費，但只能在信號作業(yè)比較穩(wěn)定的狀況下運用，最適合于對時鐘信號線進行匹配處理。這種辦法的缺陷是RC匹配終端中的電容或許影響信號的形狀和傳播速度。

 

    【串聯(lián)電阻匹配】這種辦法不會發(fā)生額外的功率耗費，但會減慢信號的傳輸，可用于時間推遲影響不大的總線驅(qū)動電路，能夠削減PCB上元器材的運用數(shù)量和下降連線密度。

    【別離匹配終端】這種辦法需求匹配元器材放置在接納端附近，其長處是不會拉低信號，并且能夠很好地防止噪聲，常用于TTL輸入信號，如ACT、HCT、FAST等。

    此外，關(guān)于終端匹配電阻的封裝形式和裝置辦法也有必要加以考慮。一般，SMD外表貼裝電阻比DIP封裝電阻具有較低的電感，所以SMD封裝電阻成為首選。假如挑選DIF封裝電阻，也有兩種裝置辦法可選，即筆直辦法和水平辦法。在筆直裝置辦法中，DIP封裝電阻的一條裝置引腳很短，能夠減小電阻和PCB間的熱阻，使電阻的熱量更加簡單散發(fā)到空氣中。但較長的筆直裝置會増加電阻的電感。水平裝置辦法因裝置較低而具有較低的電感，但過熱的DIP封裝電阻會發(fā)生漂移，在最壞的狀況下，DIP封裝電阻或許開路，形成PCB布線終端匹配失效，然后成為潛在的失利要素。

    3)抑制電磁攪擾的辦法較好地處理信號完好性問題，能夠改善PCB的電磁兼容性（EMC)。其中，確保PCB有杰出的接地是非常重要的。關(guān)于復雜的規(guī)劃，選用1言號層配一個地線層是十分有用的辦法，多層板中的頂層和底層的地平面至少能下降輻射10dB。

    另外，下降PCB的最外層信號的密度，也是削減電磁輻射的好辦法，這可選用"外表積層"技能"Build-up"規(guī)劃制作PCB來完成。外表積層是經(jīng)過在音通工藝的PCB上増加薄絕緣層和用于貫穿這些層的微孔的組合來完成的，電阻和電容可埋在表層下，單位面積上的布線密度會増加近一倍，因而可下降PCB的面積。PCB面積的縮小對布線的拓撲結(jié)構(gòu)有著巨大的影響，這意味著縮小電流回路和分支布線長度，而電磁福射與電流回路的面積近似成正比。一起，縮小PCB面積意味著應運用高密度引腳封裝器材，這又使得連線長度進一步縮短，然后使電流回路減小，提高了電磁兼容特性。此外，還有一些其他的技能：在對PCB的元器材進行布局時，將模擬體系和數(shù)字體系盡量分隔；適當?shù)剡\用去耦電容下降供電/地噪聲，然后下降EMI;讓信號的傳輸線盡量遠離PCB邊緣；防止在PCB上布直角信號傳輸線；了解在基本頻率和由反射而引起的諧波頻率上的PCB布線呼應等辦法。

    4)電源去耦技能為減小集成電路芯片上電源電壓的瞬時過沖，應增加去耦電容。增加去耦電容能夠有用去除電源上的毛刺的影響，并削減在PCB上的電源環(huán)路的輻射。為了取得平滑毛刺的最佳作用，去耦電容應直接連接在IC的電源引腳上，而不是僅連接在電源層上。有一些器材插座上帶有去錫電容，而有的器材則要求去溝電容距器材的距離要滿足小。

    任何高速和高功耗的元器材應盡量放置在一起，以咸少電源電壓瞬時過沖。假如沒有電源層，那么較長的電源連線將在信號和回路之間形成環(huán)路，然后成為輻射源和易感應電路。布線構(gòu)成一個不穿過同一網(wǎng)線或其他布線環(huán)路的狀況稱為開環(huán)，否則將構(gòu)成閉環(huán)。這兩種狀況都會形成天線效應（線天線和環(huán)形天線）。天線對外發(fā)生EMI輻射，一起自身也成為敏感電路。閉環(huán)發(fā)生的輻射與閉環(huán)面積近似成正比。高速電路規(guī)劃是一個非常復雜的規(guī)劃過程，有諸多要素需求加以考慮。這些要素有時相互對立。例如，高速器材布局時位置靠近盡管能夠削減延時，但或許發(fā)生串擾和顯著的熱效應。因此在規(guī)劃時應權(quán)衡各種要素，做出全面的折中考慮，既滿意規(guī)劃要求，又下降規(guī)劃復雜度。

    5)端接技能運用歐姆定律削減在驅(qū)動端和傳輸線負載端的阻抗不匹配。驅(qū)動端的阻抗一般小于50Ω,能夠在驅(qū)動端上串聯(lián)電阻來提高其阻抗使其與傳輸線匹配，這種技能稱為"串行端接"；負載阻抗一般遠大于50Ω,能夠在負載端并聯(lián)電阻來下降其阻抗使其與傳輸線匹配，這種技能稱為"并行端接"。這兩種辦法都有各自的優(yōu)缺陷，結(jié)合起來比較有用。圖1-3-1所示的并行端接中，負載端的并聯(lián)電阻能夠有用作業(yè)，但也有如下缺陷。

    増加驅(qū)動電流然后増加電源損耗。増加串擾，増加EMI。増加地反彈或供電噪聲（取決于并聯(lián)電阻上拉或下拉）。